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基于一种新型时钟延时单元,设计了一种片上存储器的位线.在不增加版图面积的前提下,通过周期性地改变保持管的衬底偏置电压,减小了短路功耗、泄漏功耗和延迟时间,同时增加了电路的抗工艺波动能力.在SMIC 65 nm工艺下,完成了传统位线、改进后的位线以及静态随机存取存储器(SRAM)的设计.仿真结果表明,在1 GHz时钟频率下,改进后的两种位线与传统位线相比,功耗延迟积分别减小了19.1％和15.9％.最后,通过蒙特卡洛分析可知,改进后的位线相比于传统位线具有较强的抗工艺波动能力,即功耗延迟积的方差减小了97.1％.
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Source ：
微电子学
ISSN： 1004-3365
Year： 2016
Issue： 3
Volume： 46
Page： 402-406
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