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设计并实现了一种应用于1.5 GHz Serdes高速接口系统的低抖动锁相环.出于应用考虑,设计的重点是降低抖动,根据锁相环的系统特点、噪声特性以及物理实现时的种种外部干扰因素的影响,分别提出了系统级设计、电路设计以及版图设计上的减小噪声、降低抖动的方法.电荷泵锁相环采用0.18 μm 1P4M互补金属氧化物半导体(CMOS)混合信号工艺制造,芯片面积为700 μm×320 μm.仿真结果表明,电路中心频率为1.5 GHz,锁定时间小于5 μs,偏离中心频率1 MHz处的相位噪声为-95.39 dBc/Hz,RMS jitter为3.6 ps,总功耗为6mW.
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