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一种有效实现IC时序收敛的方法
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针对ASIC芯片物理设计中传统时钟树综合在高频下难以满足时序收敛的问题,提出了一种自下而上与有用时钟偏移相结合的时钟树综合方法.基于TSMC 0.152 μm Logic 1P5M工艺,使用Synopsys公司的IC Compiler物理设计软件,采用所提出的方法,完成了一款电力网载波通信芯片的物理设计.结果表明,该方法能够有效构建时钟树,满足建立时间为0.8 ns,保持时间为0.3 ns的要求,有效保证了PLC芯片的时序收敛.
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英文标题
A Method for Efficient Timing Convergence in IC Design
英文摘要
翻译关键词
Timing convergenceClock tree synthesisUseful skewPhysical design
分类号
TN492
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WF:perioarticalwdzx201504015
语言
中文
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来源 ：
微电子学
ISSN： 1004-3365
年份： 2015
期： 4
卷： 45
页码： 474-478,483
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