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基于Verilog的FPGA整数分频器设计及仿真
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简单介绍了主要的时钟分频方法,提出了FPGA内部PLL分频的局限性,给出了基于Verilog HDL的整数分频方法。编写了Verilog HDL程序,实现了基于FPGA硬件平台的占空比为50%的任意整数分频。结合Quartus开发平台和Modelsim仿真软件验证表明,该分频方法简单、实用。采用该方法,替换N值可实现任意整数等占空比的分频。
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来源 ：
新技术新工艺
年份： 2015
期： 04
页码： 40-42
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材料与制造学部 机械工程与应用电子技术学院
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