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[期刊论文]
65纳米工艺下逻辑综合阶段的低功耗策略
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纳米工艺下ASIC芯片的功耗问题将成为未来设计的瓶颈。本文以SD卡Flash控制芯片为例,研究65纳米工艺下逻辑综合阶段降低功耗的手段及措施,分析这些手段对功耗的影响,最终确定最佳低功耗策略,并经流片验证该低功耗策略有效。
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来源 ：
中国集成电路
ISSN： 1681-5289
年份： 2012
期： 4
页码： 23-28,50
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