在多元低密度奇偶校验码(NB-LDPC)的扩展最小和译码算法(EMS)中,由于消息向量的递归计算和校验/变量节点信息之间的迭代交换,导致译码器存在较大延迟.针对此问题本文提出了一种新型译码器结构,它优化了校验节点更新单步运算单元,根据前向后向算法规则,以3路单步运算单元完成校验节点更新,硬件资源消耗略有增加,但所需时钟周期约降为一般结构的1/3；并采用全并行运算的变量节点信息更新单元,无需利用前向后向算法将更新过程分解为多个单步运算,消除了变量节点更新的递归计算,且具有低复杂度低延时等优点,并在现场可编程门阵列(FPGA)　Xilinx　Virtex-4　(XC4VLX200)平台上对一个GF(16)域上(480,360)的准循环多元LDPC码进行了综合仿真.仿真结果证明,设计的译码器在较小资源消耗条件下能成倍提高吞吐量.