A　10-b,　100-MS/s　pipelined　analog-to-digital　converter　(ADC)　without　dedicated　front-end　sample-and-hold　amplifier　(SHA)　converts　from　dc　to　the　12th　Nyquist　band　with　in　situ,　mostly　digital　background　calibration　for　the　clock　skew　in　the　3.5-b　front-end　stage.　The　skew　information　is　extracted　from　the　first-stage　residue　output　with　two　comparators　sensing　out-of-range　errors;　a　gradient-descent　algorithm　is　used　to　adaptively　adjust　the　timing　of　the　front-end　sub-ADC　to　synchronize　with　that　of　the　sample-and-hold　(S/H)　in　the　multiplying　digital-to-analog　converter　(MDAC).　The　prototype　ADC,　implemented　in　a　90-nm　CMOS　process,　digitizes　inputs　up　to　610　MHz　without　skew　errors　in　experiments;　in　contrast,　the　same　ADC　fails　at　130　MHz　with　calibration　disabled　(with　the　default　sub-ADC　sample　point　set　at　the　midpoint　of　the　delay　range).　The　prototype　with　calibration　circuits　fully　integrated　on　chip　consumes　12.2　mW　and　occupies　0.26-mm　silicon　area,　while　the　calibration　circuits　dissipate　0.9　mW　and　occupy　0.01　mm.　A　71-dB　spurious-free　dynamic　range　(SFDR)　and　a　55-dB　signal-to-noise　and　distortion　ratio　(SNDR)　were　measured　with　a　20-MHz　sine-wave　input,　and　a　larger　than　55-dB　SFDR　was　measured　in　the　10th　Nyquist　band.