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串行通信系统以硬件资源简单、抗干扰强、易于实现等特点在数据通信及控制系统中得到了广泛的运用.本文以FPGA为实现平台,基于UART16550通信协议及工作原理完成高性能串行通信系统接口模块的完整功能设计与优化.采用三段式状态机设计方法和EDA优化、电路优化等优化手段完成设计及优化.优化后的设计系统时钟频率最高达到166 MHz,功耗降低了63.9%,达到0.147 W,且给出了典型波特率115200下的板级测试数据和Matlab分析结果.实验结果证明功能正确且稳定可靠.
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