近年来,随着　5G　通信技术以及物联网技术的兴起,人们对高速、低功耗　ADC　的需求日益增长,对其性能要求也越来越高,传统SAR　ADC　结构为实现高转换速度需要以降低转换精度为代价,目前同时实现高速度和高精度仍是其设计难点.为实现高性能　SAR　ADC　设计,本文基于电压-时间混合域量化结构,采用　2bits/cycle　技术,以锁存器为辅,有效减小单个比较周期所需时长.采用级间冗余技术,通过数字逻辑提供0.5　位冗余并使第2　级时间域的量化精度提升0.5　位.本文基于TSMC　65-nm　CMOS　工艺进行电路设计,最终实现1GS/s　采样率、8.5　比特量化位数、功耗为3.6　mW、SNDR　为49.89　dB,FoM　为14.1　fJ/conv.-step　的高速低功耗SAR　ADC　的设计.